info@panadisplay.com
Dizajn rasporeda za CMOS analogni krug

Dizajn rasporeda za CMOS analogni krug

Jan 20, 2018

Realizacija savremenog CMOS tehnološkog sistema je sve komplikovanija, raditi brže i brže, a radni napon je sve više i niži, dok smanjenje veličine uređaja štedi područje čipa, smanjuje potrošnju energije, poboljšava unutrašnju brzinu, ali različiti modul preslušavanja i dizajn rasporeda ne idealnog, ozbiljno ograničava brzinu i tačnost sistema, tako da je dizajn rasporeda važan aspekt dizajna analognog kola analogne sklopke, postoje dva principa: da bi se smanjila površina čipa i uticala na parazitske komponente na performanse kola pale na najniže u ovom radu uglavnom uvodi analogne tranzistore i simetriju interdigitalnog rasporeda kola. Kratak opis implementacije otpornika i kondenzatora i ostvariti interkonekciju.


1 krug CMOS jedinice koristeći metod preklapanja

Postoji parazitska otpornost i kapacitivnost u stvarnom MOS sklopu. Ovakav parazitni parametar uglavnom određuje oblik kapije. Zbog toga što je oblast kapije određena dizajnom kola, nemoguće je postaviti jedinicu za postavljanje kako bi smanjila kapacitet kapije uređaja, ali možemo smanjiti neku drugu parazitsku kapacituru podešavanjem podešenog oblika uređaja, kao što je PN spojne kapacitete. Za analogna integrisana kola, zahvaljujući velikom uticaju veličine dinamičke performanse čvorišta kapaciteta čvorišta, paralelna tranzistorska struktura, MOS cev u istom odnosu dužine širine, usvaja strukturu zajedničkog izvora i odvodnog područja, znatno smanjuje ukupnu površinu izvora i odvodnih područja, čime se istovremeno smanjuje kapacitet čvora. Redukovani izvor MOS uređaja i odvodni PN spojni kapacitivni stup, poboljšavaju dinamičke karakteristike kola.

1.png


Prema iskustvima, koristeći preklopljenu MOS cevnu kapiju, širina svakog prstnog tranzistora treba odabrati kako bi se osiguralo da je otpornost tranzistora na vratima manja od recipročne njegove transconductance. U primenama male buke, otpora otvora treba da bude 1 / gm, 1/5 do 1/10, a broj paralelnih MOS epruveta je takođe broj interdigitsa, koji se određuje širinom kanala W uređaja i kanala širina male MOS cevi koja odgovara svakom interdigitalu. Pored razmatranja optimizacije performansi pojedinačnog uređaja, odnos proporcije malih dimenzija MOS cijevi mora uzeti u obzir i prostor u kojem se nalaze svi paralelni uređaji, zahtjevi rasporeda rasporeda i utjecaj disperzije procesa.


Kada se usvoji interdigitalna struktura, različiti indeks viljuške ima različit uticaj na performanse kola. Sledeći 3 prerezani prstiju i 4 razdvojene strukture uređaja uzimaju se kao primeri za ilustraciju sličnosti i razlika između čudnih i čak interdigitnih. Kao što je prikazano na slici 2.

2.png


Neočišćena numerička struktura uređaja je jednaka u području područja curenja izvora, odnosno istog kapaciteta izvora i odvodnog kondenzatora. Za strukturu uređaja parnog numerisanog prsta, broj područja curenja izvora nije jednak, a razlika između njih je aktivna oblast. Zbog toga je ukupna površina izvora i odvoda različita, tako da je odgovarajući kapaciteti takođe različit. Kada dizajniramo izgled, moramo razmotriti koji je pol osetljiv na kapacitivnost, a zatim smanjiti površinu odgovarajućeg pola. Što je manja površina, to je manja kapacitivnost.


Iz gornje analize, u dizajnu interdigitalnog tranzistora, trebalo bi, koliko je to moguće, primijeniti neobičnu interdigitalnu metodu tranzistoru u mnoštvo paralelnih tranzistora prsta, iako ima prednosti smanjenja otpornosti na mrežu, ali značajno povećava kapacitivnost oko područja izvora i odvoda. Za neparan broj preklapanja (indeks viljuške je N), obimni kapacitet kapaciteta izvora:

3.png

E je dužina područja curenja, W je promenljiva širine, a Cjsw je kapaciteta bočnog zida dužine jedinice.


Nalazi se iz gornjeg oblika: ako je W MOS cijevi siguran, smanjiti kapacitivnost Cp oko područja curenja izvora, N i E moraju biti daleko manje od W vrijednosti. Ali u praksi, ponekad će ovaj princip biti u suprotnosti sa smanjenjem odnosa šuplje šuplje, a odgovarajući metod treba usvojiti u skladu sa praktičnom primjenom.


2 Greška i neusklađenost MOS cijevi

Električna svojstva identičnih uređaja nisu potpuno identična nakon završetka procesa i svojstava materijala i parazitskih efekata. Prema tome, pojedinačni uređaji i dizajn rasporeda, uređaj mora u potpunosti uzeti u obzir problem neusklađenosti i greške, kroz dizajn rasporeda kako bi se izbjegla ili smanjila greška neusklađenosti i slika 3 (a) u diferencijskom paru kao primer, slika 3 (b) dva MOS sa različitim pravcem cijevi, jednostavno pomoću jonske implantacije anizotropna geometrijska distorzija uzrokovana neusaglašenjem. Raspored prikazan na slici 3 (d) je zajednička izvorna struktura. Kada je senka koja se stvara pod uglom injektiranja, jedna se nalazi u oblasti odvoda, a druga se nalazi na području izvora, zbog čega se dvije MOS cevi ne slažu. Slika 3 (c) je dobra simetrija.

4.png

U stvarnom rasporedu, obično se dodaju virtuelne cevi sa obe strane sa slike 3 (d) kako bi se poboljšala simetrija kao što je prikazano na slici 4.

5.png

Važno je u smjeru linije u simulaciji CMOS kruga, kako je prikazano na slici 5 (a), na strani M1 postoji slobodna metalna linija, što će smanjiti simetriju, uzrokujući veću neskladnost između M1 i M2 , kako bi se smanjio uticaj okoline, pored simbola M2 postavite istu žicu (ili suspendovanu), kako je prikazano na slici 5 (b), kako bi se izbjegao neusaglašeni efekat MOS cijevi u istom pravcu, kao prikazano na slici 6, može uzeti komplementarni princip ukrštanja, svaka MOS cijev i MOS cev u paralelni broj, a zatim ukršteni, realizaciju "koncentričnog rasporeda". Ovo omogućava usklađivanje između M1 i M2. Ali uzimajući u obzir faktor olova, ožičenje će biti složenije i teška simetrija kablova će biti veća. Zbog toga će se ovaj formular usvojiti samo na ulaznoj luci visokog preciznog operativnog pojačavača.

6.png

7.png


3 Usklađivanje otpornosti i usklađivanje kapaciteta

Stepen odgovara polikristalnom otpornosti je funkcija geometrijske veličine. Većina pravila za izgled uređaja MOS takođe se primjenjuje na otpor. Otpor dužih i širokih proporcija strogo definisan mora se sastojati od istog jediničnog otpora u seriji ili paralelno (sa istim pravcem). Prilikom dizajniranja strukture sa proporcionalnim otporima, električne karakteristike kola uglavnom se odnose na proporcionalnu tačnost, ali ima slabu funkcionalnu vezu sa tačnošću apsolutne vrijednosti jednog otpornika. U dizajnu rasporeda, ovi proporcionalni otpornici često koriste strukturu matričnih veza kako bi smanjili grešku proporcije.


Za visoke precizne krugove, raspored kondenzatora mora slediti gore navedene principe za tranzistore i otpornike. Greška kapacitivnosti uglavnom dolazi od greške površine i debljine dielektričnog sloja. Dakle, sličan je proporcionalnom otpornosti. Kada je svaka mala kapaciteta proizvedena procesnom greškom, procenat kapaciteta može ostati nepromenjen.


4 Ožičenje dizajna eliminacije spojnice

Kapacitet između signalnih linija može da stvori efekat spajanja. Sledeća dva slučaja imaju formiranje kapaciteta:

(1) dve signalne linije se preklapaju u različitim slojevima kako bi se formirali preklapajući kondenzatori.

(2) dve signalne linije su paralelne istom sloju, formirajući paralelnu kapacitivnost.

Moguće je smanjiti kapacitivnost preklapanja i paralelni kapaciteti smanjenjem područja preklapanja i paralelne dužine između provodnika i povezivanje provodnika sa uzemljenim ili fiksnim potencijalom između dva paralelna provodnika kako bi se zaštitio preslušavanje između njih.


Efikasnost otpora na dalekovodu takođe uzrokuje spajanje, čineći napon nestabilnim i formiranjem buke, a električni vod se može skratiti ili proširiti da bi se smanjio otpor.