Dom > Novosti > Sadržaj

BT81X (815/6) Napredni EVE Graphics Engine Paralelni RGB interfejs

May 09, 2019

RGB paralelni interfejs sastoji se od 29 signala - DISP, PCLK, VSYNC, HSYNC, DE, 8 signala za R,
G i B.
Skup RGB registara konfigurira operacije LCD-a i vremenske parametre.
REG_PCLK je PCLK delitelj. Zadana vrijednost je 0, što znači da je PCLK izlaz onemogućen. Kada
REG_PCLK nije 0 (1-1023), PCLK frekvencija se može izračunati kao:
PCLK frekvencija = frekvencija sistemskog sata / REG_PCLK
Frekvencija takta sistema BT815 / 6 se može programirati. Neke od mogućih PCLK frekvencija
Podrška za BT815 / 6 navedena je u Tabeli 4-11.
image

REG_PCLK_POL definiše polaritet sata, sa 0 za pozitivnu aktivnu ivicu sata, i 1 za negativni sat
rub.
REG_CSPREAD kontrolira prelazak RGB signala u odnosu na aktivni kraj PCLK sata. Kada
REG_CSPREAD = 0, R [7: 0], G [7: 0] i B [7: 0] se mijenjaju nakon aktivne ivice PCLK. Kada
REG_CSPREAD = 1, R [7: 0] mijenja PCLK sat i B [7: 0] PCLK sat kasnije, što pomaže u smanjenju
šuma prelaska.
REG_DITHER omogućava boja. Ova opcija poboljšava izgled polutona na ekranima.
Interno, grafički motor izračunava vrednosti boja na 8-bitnoj preciznosti; međutim, LCD boja
na nižoj preciznosti je dovoljno.
REG_OUTBITS daje širinu bita svakog kanala boje; default je 8/8/8 bita za svaku R / G / B boju.
Niža vrijednost znači da se za svaki kanal ispušta manje bitova, što omogućava promjenu boje na manje preciznom LCD-u
prikazuje.
REG_SWIZZLE kontroliše raspored izlaznih pinova u boji, kako bi pomogao PCB ruti različitog LCD-a
panel aranžmani. Bit 0 registra uzrokuje obrnuti redoslijed bitova u svakom kanalu boje.
Bitovi 1-3 kontroliraju RGB poredak. Postavljanje Bit 1 dovodi do zamjene R i B kanala. Podešavanje Bit 3 dozvoljava
rotacija za omogućavanje. Ako je postavljen Bit 3, onda se (R, G, B) rotira desno ako je bit 2 jedan, ili lijevo ako je bit 2 nula.

image

image

REG_HCYCLE, REG_HSIZE, REG_HOFFSET, REG_HSYNC0 i REG_HSYNC1 definišu horizontalni LCD
timings. Svaki registar ima 12 bita za programiranje raspona od 0-4095 PCLK ciklusa. REG_VCYCLE,
REG_VSIZE, REG_VOFFSET, REG_VSYNC0 i REG_VSYNC1 definiraju vertikalna vremena LCD-a. Svaki
Registar ima 12 bita za programiranje raspona od 0-4095 linija.

image

image

image