Dom > Izložba > Sadržaj

Sistem na čipu (SoCs) Provjera dizajna

Mar 08, 2019

Čipovi su verificirani za logičku ispravnost prije slanja u ljevaonicu poluvodiča. Ovaj proces se naziva funkcionalna verifikacija i predstavlja značajan dio vremena i energije potrošene u životnom ciklusu dizajna čipova, koji se često navodi kao 70%. Sa sve većom složenošću čipova, koriste se jezici za verifikaciju hardvera kao što su SystemVerilog, SystemC, e i OpenVera. Greške pronađene u fazi verifikacije prijavljuju se dizajneru.


Tradicionalno, inženjeri su koristili simulacijsko ubrzanje, emulaciju ili prototipiranje na reprogramabilnom hardveru kako bi verificirali i ispravili hardver i softver za SoC dizajne prije finalizacije dizajna, poznatog kao tape-out. Polja za programiranje vrata (FPGA) su pogodna za izradu prototipova sistema na čipu jer su FPGA prototipovi reprogramabilni, omogućuju otklanjanje grešaka i fleksibilniji su od aplikacionih integrisanih kola (ASIC).


Zahvaljujući velikom kapacitetu i brzom vremenu kompilacije, simulacijsko ubrzanje i emulacija su moćne tehnologije koje pružaju široku vidljivost u sistemima. Obe tehnologije, međutim, rade sporo, redom od MHz, što može biti znatno sporije - do 100 puta sporije - od radne frekvencije SoC-a. Kutije za ubrzanje i emulaciju su takođe veoma velike i skupa na preko 1 milion USD.


Prototipovi FPGA, nasuprot tome, koriste FPGA direktno kako bi inženjerima omogućili da potvrde i testiraju na, ili u neposrednoj blizini, punu radnu frekvenciju sistema sa podražajima iz stvarnog svijeta. Alati kao što je Certus koriste se za ubacivanje sondi u FPGA RTL koji čine signale dostupnim za posmatranje. Ovo se koristi za otklanjanje grešaka u hardverskim, firmware i softverskim interakcijama na više FPGA-a sa mogućnostima sličnim logičkom analizatoru.


Paralelno, hardverski elementi se grupiraju i prolaze kroz proces logičke sinteze, pri čemu se primjenjuju ograničenja performansi, kao što su radna frekvencija i očekivana kašnjenja signala. Ovo generiše izlaz poznat kao netlist koji opisuje dizajn kao fizički krug i njegove interkonekcije. Ovi netlisti se kombinuju sa logikom povezivanja komponenti kako bi proizveli šematski opis SoC-a kao sklop koji se može odštampati na čipu. Ovaj proces je poznat kao mjesto i ruta i prethodi izvlačenju trake u slučaju da se SoC-ovi proizvode kao integrirani krugovi specifični za aplikaciju (ASIC).